随着广播电视行业数字化技术的不断发展，数字广播电视以其高信噪比、高清晰度和抗干扰性好等优势，正在逐步取代原有的模拟系统。迄今为止，部分数字化的行业标准尚未确立，因此新型数字视频处理系统必须具有便于升级改造的特点。中央广播电视发射二台沈聪就标清广播电视信号的处理系统提出一种普遍适用的、可以灵活扩展的结构，并对该结构的扩展方法和应用做一介绍。

　　一、标清视频处理系统的结构设计

　　该系统结构使用目前演播室数字电视节目制作设备中应用最广的串行数字接口（SDI，SerialDigitalInterface）来收发视频信号，并且使用可编程逻辑器件FPGA来完成信号控制和处理的主要部分。电缆均衡模块是为了补偿信号在同轴电缆中传输时造成的衰减和相移，时钟数据恢复模块主要是用来恢复时钟，并且同步接收到的串行数据。电缆驱动模块用于将FPGA输出的SDI信号进行预加重，使之满足相应的电气规范，可以在同轴电缆上传输。FPGA具有多个支持高速率数据传输的LVDS（低压差分信号）I/O，便于接收和发送未经压缩的基带视频信号。再加上FPGA本身强大的并行信号处理能力，能及时地对实时视频流作出响应，灵活地完成视频帧同步或者音频加嵌解嵌等功能。SDRAM用来存储一帧视频数据，在FPGA的控制下可以用做视频帧同步器的高速大容量存储媒介。

　　二、标清视频处理系统的设计方法

　　1、串行数字接口

　　串行数字接口SDI是针对演播室环境提出的用单根电缆来传输数字视音频信号的方法，SDI接口由SMPTE（SMPTE259M）和EBU（Tech3267）定义，标准包括数字音频在内的数字复合和数字分量信号。SDI是用同轴电缆串行传送未经压缩的视频信号。如表1所示，对SDI规定了A、B、C、D4种标准，其中最常见的是标准C，它规定以270Mb/s的速度传送4：2：2的信号。本文的SDI接口设计就是针对标准C，均以ALTERA公司的CycloneIII系列FPGA器件EP3C25E144为例。串行数字视频信号传输前，需对归零码（NRZ）信号进行加扰，然后编码为倒置的非归零码（NRZI码，NRZInvertedcode），从而使信号频谱的能量分布相对集中，降低直流分量，有利于时钟恢复。扰码的生成多项式是G1（X）＝X9＋X4＋1，经过这一步的编码输出NRZ扰码信号；第二步编码用的生成多项式是G2（X）＝X＋1，这一步编码是把前一步编码输出的NRZ扰码信号转换成对电平极性不敏感、只对电平极性变换敏感的NRZI扰码信号，即使发送方和接收方信号的电平极性完全反了，接收方还是能从这个对电平极性不敏感的信号中正确恢复出原始数据。

　　接收串行数字视频信号时，首先需要解码解扰，为了提高数据处理的效率，在做其它像帧同步、插入台标时标和嵌入音频等处理之前，还需要把串行的SDI数据转换为10bit并行数据。由于在SDI码流中包含了时间基准信息TRS，串并转换之前需要提取并利用这些信息作为数据字的分割点。需要检测的TRS为3个10bit数据字，用十六进制数表示为：3FF000000。解码解扰是加扰编码的逆过程，只需用NRZI编码和加扰就可以实现。

　　2、时钟同步

　　为了避免系统中产生过多的异步时序逻辑，导致在运行时出现过多的亚稳态，整个系统应该尽量采用同步时钟。选择输入的串行SDI时钟作为系统的主时钟，并行视频数据时钟通过FPGA的锁相环分频得到，因为FPGA的锁相环输出时钟在相位上同步于其输入时钟，因此跨越这两个时钟域的信号传输是不会产生亚稳态的。

　　如果系统的功能要求其中包含异步时钟域信号的传输，比如，SDI帧同步器的设计。遵循以下设计原则可以减少亚稳态的产生：（1）异步时钟系统模块划分原则是每个子模块只包含一个时钟。（2）为每个跨越异步时钟域的信号创建一个同步器。（3）为跨越异步时钟域的数据总线在其传输路径上设置异步FIFO来进行速度匹配。

　　本文所设计的标清视频处理系统已经通过测试，系统扩展方案的实例如下：设计标清SDI帧同步器时，硬件只需要添加可以提供同步黑场信号的行频信号和帧频信号的电路结构，FPGA内部的程序模块结构需要扩展输入输出同步控制、SDRAM控制器以及切换行处理等功能，即可完成一帧标清SDI视频的存储和同步。设计标清SDI音频加嵌器时，硬件部分只需添加音频AES3输入接口部分，去掉SDRAM。FPGA内部程序模块结构需要扩展I2S接口、音频数据缓存、打包和插入模块，即可在SDI流中嵌入一路AES音频数据。同理，该系统可以经过功能扩展，用于标清SDI音频解嵌器和标清SDI台标时标插入器等设备中。通过实体设备的开发和应用表明，本文所提出的标清视频处理系统适应性强、移植性好、稳定性高，是标清SDI系列广播电视设备开发的良好平台。